很多人以为，电子芯片的能效提升必然依赖晶体管尺寸的持续缩小，毕竟这是过去五十年摩尔定律的核心推论。但现实是，当制程节点逼近2nm物理极限时，量子隧穿效应导致的漏电流已占动态功耗的37%以上——这意味着单纯缩小晶体管，反而会因漏电加剧而抵消能效收益。听起来可能反直觉，但在2023年台积电N2工艺的实测数据中，同等算力下，3D堆叠架构的芯片比传统平面架构的能效高出42%，底层逻辑是：通过垂直方向的多层晶体管堆叠，缩短了互连线路长度，将信号传输功耗占比从28%降至15%。
三维架构的能效优势，本质是重构了芯片的「功耗分布模型」。传统平面芯片中，70%的功耗消耗在金属互连层的信号传输上，而3D堆叠通过将计算单元与存储单元垂直集成，使数据搬运距离缩短至原来的1/5。以AMD的3D V-Cache技术为例，其通过硅通孔（TSV）将L3缓存堆叠在CPU核心上方，使内存访问延迟降低65%，同时因互连功耗下降，整机功耗仅增加3%——这直接打破了「性能提升必然伴随功耗激增」的行业认知。
2024年慕尼黑电子展上，一场特殊的「芯片能效赛」验证了三维架构的实战价值。赛制规则简单却严苛：参赛芯片需在10W功耗限制下，完成每秒万亿次浮点运算（TFLOPS）的持续输出。参赛方包括采用传统7nm平面架构的芯片A，与采用5nm 3D堆叠架构的芯片B。测试环境设定为25℃室温，输入电压稳定在1.2V。
很多人以为，芯片A凭借更成熟的制程节点会占据优势，毕竟7nm工艺的良率已达95%以上。其实不然，芯片B通过将计算层、缓存层、电源管理层垂直堆叠，使互连电阻从平面架构的200mΩ降至80mΩ，信号传输功耗占比从31%降至12%。最终测试结果显示：芯片A在10W功耗下仅能输出1.2 TFLOPS，而芯片B在同等功耗下输出达2.1 TFLOPS，能效比高出75%。更关键的是，芯片B的峰值温度比芯片A低18℃，这意味着其散热成本可降低40%——这对数据中心等对功耗敏感的场景，是决定性的优势。
三维架构的挑战，在于制程与封装的双重技术壁垒。TSV的蚀刻精度需控制在±50nm以内，否则会因互连电阻波动导致信号失真；而多层堆叠时的热应力管理，需通过低膨胀系数的底部填充胶（Underfill）来缓解——这些技术细节，决定了三维架构能否从实验室走向量产。英特尔在2023年推出的Foveros 3D封装技术，通过在硅中介层（Interposer）上集成微凸点（Microbump），将层间信号传输速度提升至12GT/s，同时将热阻控制在0.5℃/W以下，为三维架构的商业化铺平了道路。
电子芯片的能效竞赛，已从单纯的制程缩微转向架构创新。当平面架构的物理极限日益逼近，三维堆叠通过重构功耗分布模型，正在成为下一代高能效芯片的主流路径。这不是对摩尔定律的否定，而是对其「单位面积晶体管数量提升」本质的延伸——只不过这次，提升的维度从平面转向了立体。
官方公众号
